от
**** Обобщенная вопрос внизу.**** Я анализирую и изучая существующие VHDL кода. В этот код, порт reset_i была инициализирована 'X', как вы можете увидеть в приведенном ниже коде.
entity ADC_fsm is
Port ( clk_i                :   in  std_logic := 'X';
       reset_i              :   in  std_logic := 'X';
       di_req_i             :   in  std_logic := 'X';
       wr_ack_i             :   in  std_logic := 'X';
       spi_ssel_i           :   in  std_logic := 'X';
       reg_enable_i         :   in  std_logic := 'X';
       reg_data_i           :   in  std_logic_vector(23 downto 0);
       adc_data_i           :   in  std_logic_vector(11 downto 0);
       bitslip_o            :   out std_logic;
       sync_done_o          :   out std_logic; 
       wr_en_o              :   out std_logic;
       spi_data_o           :   out std_logic_vector(23 downto 0) := (others => '0')
      );
end ADC_fsm;
Этот порт (reset_i) не связаны с другими внешними порт или сигнала. И в следующий код,
begin
process(clk_i, reset_i)
    begin
        if (reset_i = '1') then
            wr_en_o       <= '0';
            sync_done_o   <= '0';
            bitslip_o     <= '0';
            spi_data_o    <= (others => '0');

        s_delay_count     
Я знаю, что 'X' не является ни 1, ни 0. Итак, во-первых, если заявление в выше код не будет работать. Мой вопрос как насчет elsif операторы. 'X' - это не '1', так 'Х' входит в elsif операторы ситуации? Короче.
if (reset_i ='1') then
(A)
elsif then
(B)
Код (Б) работать только тогда, когда reset_i = '0'? или же работать, когда reset_i ='х'? Спасибо

Ваш ответ

Отображаемое имя (по желанию):
Конфиденциальность: Ваш электронный адрес будет использоваться только для отправки уведомлений.
...